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一文了解Mentor、Cadence和Synopsys的核心EDA工具

Gary Elinoff 2019-09-09

EDA(电子设计自动化)也称为ECAD(电子计算机辅助设计),已成为工业标准。各种软件EDA工具用于设计系统、电路、PCB和组件。然而,也许没有哪个EDA程序比IC设计更重要。本文将简要介绍一些来自Cadence、Synopsys和Mentor Graphics的EDA软件工具。3Ac电子头条

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EDA程序3Ac电子头条

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EDA程序的一个共同焦点是将从RTL顺利过渡到GDS所涉及的各个步骤联系起来。RTL(寄存器传输级)是一种数字电路的模型,它根据数字信号流和逻辑运算定义,直至单个触发器的级别。GDS代表图形数据库系统,GDSII是描述IC布局图形的最重要的数据库标准。它用于包含描述IC布局图的所有信息,可用于在不同工具之间共享和构建光掩模。3Ac电子头条

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这条路上有多个步骤,快速制作出色设计的关键是整合各个步骤,实现完美无缺的交接。值得注意的是,各个制造商以不同的方式处理这一关键功能。而且,如果设计周期后期的问题要求在早期阶段进行更改,那么也必须轻松应用。至关重要的是两部分布局布线阶段。布局涉及新生IC子块的优化放置,而布线是子块之间的电互连的最佳方案的设计。3Ac电子头条

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概要数字工具集3Ac电子头条

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Synopsys的数字工具集用于硅芯片设计、验证、IP集成和应用安全测试。与前几代EDA不同,其融合技术消除了合成、布局布线和签核之间的前硬边界,在整个平台上共享集成引擎。 3Ac电子头条

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Fusion设计平台。来自Synopsys的图片 3Ac电子头条

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Fusion设计平台采用机器学习,通过加速计算密集型分析、预测结果以改善决策,并利用过去的学习,实现更好更快的结果。基于云的解决方案可在Microsoft Azure、Amazon Web Services和Synopsys Cloud Solution上使用。3Ac电子头条

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Fusion设计平台的关键在于:RTL合成;物理实现(RTL-to-GDSII);签核(设计验证);物理验证(设计规则和可制造性);测试自动化。IC Compiler II是Synopsys的RTL-to-GDSII工具,用于布局和布线,适用于所有类型的IC和工艺技术。它跨越16 / 14nm、12 / 10nm、7 / 5nm和低于5nm的几何形状。 3Ac电子头条

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IC Compiler II使设计人员能够以复杂的布局要求执行快速勘探和布局规划。IC Compiler II可以创建总线结构,处理具有n级物理层次结构的设计,并且可以支持多重实例化块(MIB)。设计数据不匹配推理引擎分析输入质量,即使在设计周期的早期使用不完整数据,也能提供设计见解。对于设计人员来说非常重要,Synopsys与所有领先的代工厂密切合作,以确保IC Compiler II能够为早期原型设计规则和最终生产设计规则提供支持。3Ac电子头条

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Cadence:Virtuoso和Spectre3Ac电子头条

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Cadence的IC设计工具包括Virtuoso和Spectre。与Cadence的大多数软件工具一样,它们基于Linux并且在服务器上运行。这些紧密集成的工具主要(但不是唯一)针对射频接口和射频模块。3Ac电子头条

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Virtuoso3Ac电子头条

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电路原理图编辑;电路布局;设计规则检查;布局与原理图。3Ac电子头条

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Spectre3Ac电子头条

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DC、AC和瞬态分析;线性电路的S参数分析;非线性电路的RF分析,包括PSS(周期稳态)和QPSS(准PSS)。3Ac电子头条

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Virtuoso设计流程。来自Cadence的图片3Ac电子头条

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Virtuoso Layout Suite GXL3Ac电子头条

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Virtuoso版图套件GXL包含用于路由、布局优化、模块生成和模拟/混合信号布局规划的自动布局引擎。该工具允许工程师创建各种设计(数字、模拟或混合信号),并将它们从芯片级实现到设备级。3Ac电子头条

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Virtuoso ADE产品套件 3Ac电子头条

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Virtuoso ADE产品套件与Spectre电路仿真器以及Virtuoso套件紧密相连。该工具是为电路设计周期的早期阶段而设计。一旦电路块启动并运行,它就会被测试,包括它与设计中其他模块的交互。该套件包括用于设计验证的Virtuoso ADE验证程序。这里的目的是确保来自项目所有设计师的所有模块结合在一起,以满足所有设计规范。对于这一重要步骤,旧的手工方法是对上市时间产生负面影响的后期问题的重要来源。3Ac电子头条

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Spectre电路模拟器3Ac电子头条

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Cadence Spectre电路仿真器为模拟、RF和混合信号电路提供SPICE级仿真。与Virtuoso定制设计平台紧密集成,可提供低至晶体管级别的详细分析。该封装提供统计分析,以在不影响产品上市时间的情况下提高IC的可制造性和良率。最重要的是,Cadence采用代工厂认证的设备模型,因此在设计过程的早期就考虑了可制造性。3Ac电子头条

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SiP布局3Ac电子头条

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SIP(系统级封装)布局工具提供了一种约束驱动和规则驱动基板布局环境。这包括完整的3D设计可视化、验证和编辑功能。3Ac电子头条

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Mentor Graphics—Tanner EDA3Ac电子头条

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虽然Mentor提供Pyxis定制IC设计平台,但将重点介绍他们的Tanner EDA  计划,该计划可自动化模拟/混合信号IC以及MEMS的设计、布局和验证。请注意,数字IC设计由其他Mentor工具涵盖,例如Caliber InRoute用于物理设计过程。大多数Tanner模块都兼容Linux和Windows。3Ac电子头条

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Tanner MEMS设计流程中的3D MEMS设计。来自Mentor的图片。3Ac电子头条

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该产品的运营阶段包括:原理图捕获;模拟仿真;布局;物理验证。3Ac电子头条

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Tanner S-Edit原理图捕获3Ac电子头条

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Tanner S-Edit 原理图捕获与仿真紧密集成。这样可以直接在原理图上轻松查看结果。设计人员可以观察设备的小信号参数并查看模型参数。可以执行波形交叉探测以查看节点电压和设备端子电流或电荷。广泛的库支持可最大限度地重用以前项目中开发的或从第三方供应商导入的IP。3Ac电子头条

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Tanner T-Spice模拟3Ac电子头条

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对于模拟仿真,Tanner T-Spice Simulation通过DC / AC分析、瞬态分析、参数扫描等表征电路行为。3Ac电子头条

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Tanner波形查看器3Ac电子头条

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对于模拟仿真,Tanner波形查看器动态链接到Tanner T-Spice仿真和Tanner S-Edit原理图捕获。Mentor指出该工具可以处理更大的文件(“10GB +”)。它会自动计算并显示FFT结果。 3Ac电子头条

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Tanner L-Edit IC布局3Ac电子头条

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Tanner L-Edit IC Layout是原理图驱动的,导入网表并自动生成参数化单元格。DRC(设计规则检查)立即显示冲突,从而节省时间。3Ac电子头条

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Tanner Calibre One3Ac电子头条

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Tanner Calibre One用于物理验证,并确保布局实际上等同于原理图。检查与布局相关的效果,以确保它们不会影响设计的性能。该工具用于确保最终的可制造性。有许多公司提供EDA工具。我们无法在这份报告中涵盖所有内容,但这里只剩下一个:模拟集成电路设计自动化(AIDA)可自动设计模拟和混合信号IC。它专注于高效地自动执行重复性设计任务。它通过促进设计重用和快速响应模拟单元的规格变化来实现。3Ac电子头条

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设计IC的过程是一项艰巨的任务。同时处理该项目的设计团队可以遍布世界各地。该设计可以包含公司IP和代工厂IP以及新开发的设计。问题可能会在设计阶段出现,因此,所有IC设计软件中最常见的因素是所有组件的紧密连接。这样,如果一个问题在验证的最后阶段出现,那么很容易改变一个示意图,并遵循随后发生的所有变化,如果必要的话,对它们进行补偿。3Ac电子头条